Simulation

La simulation de notre UC a été faite sous le logiciel VHDLdbx, qui a permis d'en tester le fonctionnement. Nous avons simuler les différents signaux entrant dans l'UC afin d'observer leur influence sur le fonctionnement de cette partie de l'ASIC pour les confronter avec ce que nous avions prévu.

L'ensemble de ces tests est regroupé sur un même graphique joint en annexe C, les cas suivants y ont été traités:

• le reset est inactif et le signal ready passe à 1: l'UC commence son cycle de calcul.
• le reset passe à 0¹⁸, on assiste à une réinitialisation de l'UC.
• idem dans le cas où l'un des signaux de débordement arrive.